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10nmではトランジスタ密度を2.7倍に! インテル 半導体ロードマップ

ザテレビジョン のロゴ ザテレビジョン 2017/08/07
10nmではトランジスタ密度を2.7倍に! インテル 半導体ロードマップ © KADOKAWA CORPORATION 提供 10nmではトランジスタ密度を2.7倍に! インテル 半導体ロードマップ

 ファウンダリーロードマップシリーズの最後はインテルで締めたい。インテルは今年3月28日、Tecnhnology and Manufactureing Dayというイベントを米国で開催、同社のプロセス技術の最新動向について説明した。このイベントのスライドから、かいつまんで動向を追っていきたい。 インテルが建設中のFab 42 インテルが建設中のFab 42 14nm++は同一消費電力なら性能を25%ほど改善できる  まず14nm世代について説明しよう。以前も紹介したが、インテルは14nmに続き14nm+と14nm++の2つの派生型をリリースすることを決めており、Kaby Lakeには14nm+が利用されている。その14nm+と14nm++についての説明が今回あった。 14nm+は2016年初頭に、14nm++は2016年末に利用可能になった模様 14nm+は2016年初頭に、14nm++は2016年末に利用可能になった模様 この図、横軸は登場時期であるが、縦軸のほうはトランジスタの性能(左)とトランジスタの消費電力(右)で、14nm+/14nm++は消費電力そのものは14nmと同等だが性能が上がっており、特に14nm++は最初の10nmを上回る性能になっている、としている。  その14nm+について。下の画像はNMOSとPMOSの動作特性をまとめたもので、同じリークなら駆動電流が平均12%ほど向上しているという。 NMOSとPMOSの動作特性。駆動電流を増やすと当然リークも増えるが、その傾きの傾向が改善し、同じリークならより駆動電流を増やせるようになった NMOSとPMOSの動作特性。駆動電流を増やすと当然リークも増えるが、その傾きの傾向が改善し、同じリークならより駆動電流を増やせるようになった  これが14nm++になると、14nm比で23~24%の改善になるという。ただしよく見ると、14nmと14nm+は70ppなのに対し、インテルの14++は84ppとある。 14nm+と14nm++の比で言えば10%ほどの改善といったところ 14nm+と14nm++の比で言えば10%ほどの改善といったところ  これはなにかというと、Gate Pitchである。Gate PitchはCPP(Contacted Poly Pitch)などと呼ぶことも多く、CPPとFin Pitchの値から擬似的にプロセスノードの数字が算出できる、という話は連載391回でも紹介した。 主要なファウンダリーの性能比較。Other “20nm”と“16nm”はTSMC、Other“14nm”はサムスンと思われる 主要なファウンダリーの性能比較。Other “20nm”と“16nm”はTSMC、Other“14nm”はサムスンと思われる  話を戻すと、14nm/14nm+については、上の画像に示されるようにGate Pitchは70nmのままで実装されるが、14nm++に関してはGate Pitchを再び84nmに広げる。  実のところ、当初は14nm+がこの84nm Pitchになる模様だったが、いろいろ間に合わないということでこれを14nm++という形で後送りにして、とりあえずGate Pitchを変更しないまま部分的に性能を改善したのが14nm+ということになったらしい。  もちろんこうなると、物理実装に関しては基本的な寸法が変わってしまうので、再設計になってしまうことになる。実はKaby Lakeも、当初は84nmの14nm+向けに設計を始めたものの、これが14nm++にずれたことで名前をCoffee Lakeに更新。一方既存のSkylakeを14nm+で製造したものが新Kaby Lakeということになるらしい。このあたりは次回また説明したい。  ちなみに下の画像はその競合プロセスとの性能比較で、14nm世代の場合はTSMCの16FF+や14LPPと同等よりやや劣る程度のスペックだったのが、14nm+で大きく改善できたとしている。 競合プロセスとの性能比較。赤が競合プロセスだが、○と□のどちらがTSMCでどちらがサムスンかは不明 競合プロセスとの性能比較。赤が競合プロセスだが、○と□のどちらがTSMCでどちらがサムスンかは不明  結果として、14nmと比較した場合、14nm++では同一消費電力なら性能を25%ほど改善でき、同一周波数なら消費電力を52%下げられるとしている。ただし上にも書いた通り、既存の設計そのままで14nm++に移行することはできず、物理設計のやり直しになるのは避けられない。 同様に、14nm+では同一消費電力なら性能を10%アップ、同一動作周波数なら消費電力を40%弱カットできる 同様に、14nm+では同一消費電力なら性能を10%アップ、同一動作周波数なら消費電力を40%弱カットできる  また14nm++世代では、少なくともGate Pitchはむしろ増える方向にある。他のジオメトリーがどうなっているかは開示されていないが、少なくともトランジスタサイズは良くて14nm+ととんとん、おそらくは増えるだろうと思われる。これはそのままエリアサイズの増大につながる。そうなるとインテルにとって、あまりおいしい選択肢ではない。  デスクトップCPUは6コアに、モバイルは4コアにそれぞれコア数を増やすうえ、GPUに関してはまだ全然性能が足りていないため、よりシェーダー数を増やす必要があり、これはそのままエリアサイズ増大につながる。したがって、インテルとしては14nm++を利用する自社製品はCoffee Lakeのみに留めて、むしろファウンダリーオプションとして提供する方に注力すると思われる。  現状、14nm世代の製品は9月と言われているCoffee Lakeが最後になるようで、Cannon LakeやIce Lakeは10nmであることが公式に発表されているし、その先も14nmに戻る気配はない。  もっとも14nm世代は業界的にも比較的長く利用される(Long-lived Node)と認知されており、インテルも14nm++をそうした用途向けに展開していきたいのだろう。 10nmではFinFETをより薄くより高くすることでダイエリアのサイズを稼ぐ  さて、次が10nm世代だ。インテルは、この世代でも3種類の派生型を提供する。10nm、10nm+、10nm++である。この10nm世代では、インテルはさまざまな改良を予定している。 10nmの基本的なアプローチは14nmの時と同じで、性能を上げる方向である。ここから見るに、14nm+/14nm++で利用したテクニックを10nmでも利用できる、と予測しているのかもしれない 10nmの基本的なアプローチは14nmの時と同じで、性能を上げる方向である。ここから見るに、14nm+/14nm++で利用したテクニックを10nmでも利用できる、と予測しているのかもしれない  同社は最近Hyper Scalingという言葉を使い始めた。これは「普通のScaling以上に微細化をする」という意味で、14nmについてもHyper Scalingだとしているが、10nmについても同様である。 10nm Hyper Scalingの性能比較。Gate PitchとFin Pitchの積で比較すると面積が63%(密度で言えば1.6倍弱)にしかならないが、Dummy GateをSingleにしたり、Gate Contactの位置を変えたり、Cellそのものを縮小したりという工夫で、2.7倍のトランジスタ密度を実現できたとする 10nm Hyper Scalingの性能比較。Gate PitchとFin Pitchの積で比較すると面積が63%(密度で言えば1.6倍弱)にしかならないが、Dummy GateをSingleにしたり、Gate Contactの位置を変えたり、Cellそのものを縮小したりという工夫で、2.7倍のトランジスタ密度を実現できたとする  まずFinFETそのものについては、より薄く、しかも高い方向に進化している。薄いだけでは駆動電流が減ってしまうので、その分高さを稼いだ形だ。 14nm世代の寸法は連載267回で紹介しているが、Finの高さとPitchはどちらも42nmとされていた 14nm世代の寸法は連載267回で紹介しているが、Finの高さとPitchはどちらも42nmとされていた  Gate Pitchは54nmまで縮小されており、これは他のファウンダリーのものと比較しても圧倒的に小さい、とする。 Gate Pitchは54nmまで縮小。インテルの登場時期は2017年中としているが、さて Gate Pitchは54nmまで縮小。インテルの登場時期は2017年中としているが、さて  同様に、Metal Pitchも圧倒的に小さいとしている。 Metal Pitchは、トランジスタと同じ層に形成する配線の間隔だ Metal Pitchは、トランジスタと同じ層に形成する配線の間隔だ  次はややわかりにくいが、Contactをどこに設けるかという話である。LSIでは一番下にトランジスタの層があり、その上に配線層を重ねていくが、そうなるとトランジスタと配線層を垂直な配線でつなぐ必要がある。 トランジスタの外にContactを設ける必要がない分、面積を10%ほど削減できるのは理にかなっている トランジスタの外にContactを設ける必要がない分、面積を10%ほど削減できるのは理にかなっている  この垂直な配線がトランジスタにつながる部分がContactという部分で、従来だとこれはFinを外した場所に設けられていたが、10nmではこれをFinの真上に構成するようにした、という。  この技法そのものは以前から研究されており、FinFETに限らずプレーナ型のトランジスタでの研究もなされていた。インテルは2012年に、Contactに関していくつかの特許も取っている(例えばこれ)。  ただ実用化にあたっては、特に信頼性の問題が大きく、これまでなかなか実用化にこぎつけなかった。このあたりをどう解決したのかは不明だが、インテルは10nm世代でContactをFinの真上に構成する方式を全面的に採用するとしている。  またCellの作り方にも手を入れた。従来、Cell Libraryでは両横のCellとの境界にDummy Gateを設けて敷居としていたが、10nm世代ではCellとCellの境界に1つだけDummy Gateを挟む形で、Dummy Gateの数をCellあたり1つ減らすことに成功したとしている。 Dummy Gateの数をCellあたり1つ減らせる「Single Dummy Gate」。複数のFinを持つトランジスタの場合には相対的に効果が薄いが、図のように2 Finの構成であれば、ゲートが4つから3つに減る計算なので、面積を33%削減できることになる Dummy Gateの数をCellあたり1つ減らせる「Single Dummy Gate」。複数のFinを持つトランジスタの場合には相対的に効果が薄いが、図のように2 Finの構成であれば、ゲートが4つから3つに減る計算なので、面積を33%削減できることになる  このSingle Dummy Gate、これまでは特に複数Finのトランジスタの構成では、Finの中央の特性と一番端のDummy Gateに一番近いところで特性のばらつきが多く、これをカバーするのにDummy Gateをデュアルで入れるのが有効という話があったのだが、これをインテルはうまくコントロールすることでDummy Gateの数を減らせたということになる。  また、Cell Libraryの高さそのものも大幅に減らしたことで、エリアサイズを大幅に削減できたとしている。 Cell Libraryの高さを減らすことでエリアサイズを削減。ただし、14nmと10nmで同じトラック数なのかどうかが不明である。どちらも同じトラック数ならば素直に面積が減ることになる Cell Libraryの高さを減らすことでエリアサイズを削減。ただし、14nmと10nmで同じトラック数なのかどうかが不明である。どちらも同じトラック数ならば素直に面積が減ることになる 10nmではトランジスタ密度を2.7倍に増すことで14nm世代の倍近いと言われるコストを下げる  こうした細かな積み重ねによって、トランジスタ密度を2.7倍にできた、というのがインテルの主張である。ちなみにこのトランジスタ密度であるが、インテルによる数え方は下の画像の通り。 トランジスタ密度の計算式。言ってみればライブラリの両極端のセルを抜き出して、そこに重み付けを掛けた形。“more accurate estimate”(より厳密な推定)というからには、おそらく実際の回路と比較して検証した結果であろう トランジスタ密度の計算式。言ってみればライブラリの両極端のセルを抜き出して、そこに重み付けを掛けた形。“more accurate estimate”(より厳密な推定)というからには、おそらく実際の回路と比較して検証した結果であろう  当然Cell Libraryの種類によってトランジスタ数が異なるわけで、インテルでは2入力NANDとScan FlipFlopの2種類のトランジスタ密度を6:4の比で重み付けしたものを利用する、としている。  トランジスタ密度が増すことで、SRAMのサイズもどんどん小さくなる。最近は大容量キャッシュの搭載などで、ダイの上に占めるSRAMの比率がだんだん増えつつあるので、SRAMの面積は重要なメトリックとなる。  14nm世代では0.0588μmと発表されていたが、10nm世代ではHP(高速・高消費電力)が0.0441μm、LV(低速・低消費電力)が0.0367μm、HD(高密度)が0.312μmと説明されている。 SRAMのサイズ。ちなみに14nm世代の0.0588μm2はLVで、HPでは0.0706μm2、HDだと0.0499μm2と発表されている SRAMのサイズ。ちなみに14nm世代の0.0588μm2はLVで、HPでは0.0706μm2、HDだと0.0499μm2と発表されている  面積比で言えば60%前後(58~62%)ということで、2.7倍にはやや遠いものの、かなり密度が上げられることがわかる。  この結果として、例えば45nm世代では100mmだったダイを、回路そのままで微細化すると7.6mmまで縮小できる、というのがインテルの主張である。なぜこれを強調するかといえば、要するにコストの問題である。 ダイエリアのサイズ。22nm世代までは世代毎に62%程度に面積を縮小していたのが、14nm世代以降は43%ほどに縮めているということで、14nm以降がHyper Scalingとされるわけだ ダイエリアのサイズ。22nm世代までは世代毎に62%程度に面積を縮小していたのが、14nm世代以降は43%ほどに縮めているということで、14nm以降がHyper Scalingとされるわけだ  インテルの主張は一貫して「プロセスを微細化することで、トランジスタコストは下がる」であり、これを実現するためにはプロセスコストそのものの低減とあわせて、よりトランジスタ密度を上げる必要がある。 トランジスタのコスト。ついに7nm世代がこの図に載ってくることになった トランジスタのコスト。ついに7nm世代がこの図に載ってくることになった  特にファウンダリービジネスを全力で推進する以上、コスト競争力は絶対的に必要になる。そうでなくてもインテルのファウンダリーは「性能はともかくコストが高い」という評判がずっと変わっておらず、この評判を払底するためにも、そして自社の製品の競争力を高めるためにも、トランジスタあたりのコストを下げていかないといけない。  上の画像の真ん中の図を見ていただくとわかるように、絶対的なコストは確実に上がっている。図は「単位面積あたりのコスト」という単位だが、ウェハーのサイズは300mmで変わらないので、結局これが絶対コストとほぼ同義語になる。  縦軸が対数であることを考えると、10nm世代のコストは14nm世代の倍近いと推察され、ところがトランジスタ密度を2.7倍にしたからトータルでは14nmより割安になる、という主張はインテルが絶対に崩せないものらしい。  もっとも現実問題としてインテルの製品を見ると、ダイサイズ一定でむしろ機能を詰め込む(コア数を増やす、3次キャッシュを増やす、シェーダーの数を増やすなど)方向になっており、そうなると製造原価は上の画像にある中央のように次第に上がっていく傾向にあるわけで、インテルのファウンダリーを使う顧客がこの状況をどう思っているのか、聞いてみたいところではある。  話を戻すと、この10nm世代についても、10nmと10nm++についての性能の指標が一応出ている。10nmは14nmと比較して25%の性能アップ、ないし45%の消費電力削減が実現できるとするが、10nm++はこの10nmと比較しても15%の性能アップ、ないし30%の性能実現が可能ということになる。 なぜ10nm+が入ってないのかはよくわからない。10nm+は10nmより若干性能は改善すると見られる。とはいえ、14nm++ほどではないと予測されるためだろうか? なぜ10nm+が入ってないのかはよくわからない。10nm+は10nmより若干性能は改善すると見られる。とはいえ、14nm++ほどではないと予測されるためだろうか?  ただ、性能改善率は14nmと比較すると大きいが、14nm+と比較するとさほどではない。Kaby Lake世代と比較した場合、あまり動作周波数の改善は期待できないだろう。  2018年中に利用可能になる(=製品投入は2019年になると思われる)10nm+を利用した製品は、14nm++より多少落ちる程度まで性能が改善しそうなので、そこまで辛抱するしかない。実際それもあってインテルはCannon Lakeはモバイルのみにしたのだろう。 低コスト向けの22FFLを2018年中ばごろに市場投入  最後に、この3月に新しく発表された22FFLについて触れておく。これはTSMCの16FFC/12FFCやサムスンの14LPC/14LPU、あるいはGlobalFoundriesの22FDX/12FDXと同じような、低コスト向けプロセスである。 22FFLの特徴一覧。性能は14nm並み、消費電力は大幅低減、設計ルールは(相対的に)安価な22nmというもの 22FFLの特徴一覧。性能は14nm並み、消費電力は大幅低減、設計ルールは(相対的に)安価な22nmというもの 22FFLの位置づけ。トランジスタ密度そのもので言えば、22nmより若干増した程度。したがってコストそのものは22nm世代と大きく変わらないと思われる 22FFLの位置づけ。トランジスタ密度そのもので言えば、22nmより若干増した程度。したがってコストそのものは22nm世代と大きく変わらないと思われる  数値を見てみると、Fin Pitchこそ大幅に削減されているが、Gate PitchやMetal Pitchはむしろ大型化しており、Cellの高さを削減することで密度をやや高めた、といった構成になっている。  ただGate Pitchを大幅に増やしたことで、Low Leakage動作にすると極端にリーク電流を減らせるとしており、こちらはIoT機器向けとなり、逆に一般的な用途は14nm++と同等としている。 22FFLのリーク電流。ただHPのほうは、流せる電流の上限が14nm++ほどには高くないので、あまり高性能向けという感じではない。メインストリームのモバイル向けSoCにちょうど手ごろ、という程度だろうか 22FFLのリーク電流。ただHPのほうは、流せる電流の上限が14nm++ほどには高くないので、あまり高性能向けという感じではない。メインストリームのモバイル向けSoCにちょうど手ごろ、という程度だろうか  こちらは今年第4四半期から量産可能ということになっており、早ければ来年中旬には製品が市場投入できることになる。もっともそれを誰が使うか? というのが次の問題である。 22FFLの概要には今年第4四半期から量産可能とある。22nmと同じくRFやアナログのサポートもあるので、案外チップセットに最適という気もする 22FFLの概要には今年第4四半期から量産可能とある。22nmと同じくRFやアナログのサポートもあるので、案外チップセットに最適という気もする  インテルの製品で言えば、Intel 400シリーズチップセットや、次世代のThunderbolt 3コントローラー、10GBase-Tコントローラーなどには、ちょうど手ごろかもしれない。

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